�(dòng)�(tài)隨機(jī)存取記憶�(DRAM)�(shè)�(jì)正走向立�(3D)堆疊架構(gòu)。電子產(chǎn)品對(duì)尺寸及效能要求日益嚴(yán)苛,促使DRAM制造商積極采納3D堆疊與Wide I/O�(shè)�(jì)架構(gòu),以�
�(dòng)�(tài)隨機(jī)存取記憶�(DRAM)�(chǎn)�(yè)已形成三巨頭的態(tài)�(shì)�2013�7�31日,美國(guó)的美�(
�1 三大DRAM公司市占率分析 資料�(lái)源:DRAMeXchange
三巨頭壟斷DRAM市場(chǎng) �(tái)DRAM�(yè)者拚�(zhuǎn)�
�(guò)去PC�(dāng)?shù)罆r(shí),大部分�(chǎn)能聚集于�(biāo)�(zhǔn)型DRAM。一旦PC市場(chǎng)蓬勃,易造成DRAM短缺,單�(jià)�(kāi)始升高;此時(shí),廠商也�(huì)�(kāi)始增加產(chǎn)能,使得供給追上需求,但也容易�(dǎo)致供給失衡,使價(jià)格崩跌。隨著PC市場(chǎng)衰退,標(biāo)�(zhǔn)型DRAM景況愈來(lái)愈嚴(yán)峻,但是由于三大公司的寡占,供給得以控制,并維持�(jià)格的�(wěn)定與上揚(yáng)。以�(jié)果而言,確�(shí)讓存活的�(yè)者受惠,卻是留給�(tái)灣剩下不�10%的市�(chǎng)。臺(tái)灣的DRAM廠商紛紛退出標(biāo)�(zhǔn)型DRAM。在歷經(jīng)茂德�(zhuǎn)型為�(wú)晶圓�(Fabless)、華邦轉(zhuǎn)型為輕晶圓廠(
�(tái)灣的DRAM廠商雖然在利基型DRAM市場(chǎng)耕耘許久,但是大多著力于特殊型DRAM,出貨又以低容量�(chǎn)品為主。低容量記憶體的核心陣列(Core Array)在面積上所占據(jù)的比重較低,周邊電路得以沿襲舊有的設(shè)�(jì)或�(jìn)行微幅的修改。長(zhǎng)久以�(lái),臺(tái)灣的DRAM廠商依循摩爾定律(Moore's Law),透過(guò)�(dǎo)入更先�(jìn)的制程技�(shù),增加每片晶圓上的晶片數(shù),降低單位的生產(chǎn)成本。只不過(guò),先�(jìn)制程的取得幾乎都是經(jīng)由外部技�(shù)移轉(zhuǎn)。臺(tái)灣的DRAM廠商在低功率的制程發(fā)展與高能效的�(guī)格設(shè)�(jì)等附加價(jià)值,與三大公司相比仍有一段落差�
�(tái)灣的DRAM�(chǎn)�(yè)�(zhuǎn)型造就了獨(dú)特的DRAM�(wú)晶圓廠與晶圓代工的經(jīng)�(yíng)模式。因?yàn)闊o(wú)論制造、封裝、測(cè)試皆委由第三方,�(wú)晶圓廠的資本密集程度較低。又�?yàn)榕_(tái)灣的半導(dǎo)體產(chǎn)�(yè)上、下游銜接完整,因此具有�(fā)展優(yōu)�(shì)。不�(guò),即便是利基型產(chǎn)品,售價(jià)仍舊隨著�(shí)間的推移而下跌。為了維持收入,�(wú)晶圓廠必須提高現(xiàn)有產(chǎn)品的銷量、取得相稱的成本降幅,或?qū)肜�?rùn)較高的新�(chǎn)品,在總量上抵消或彌�(bǔ)�(yù)期的售價(jià)跌幅。若要提高產(chǎn)品的銷量,第三方必須分配更大的產(chǎn)能或提高良率。DRAM晶圓代工廠因?yàn)闊o(wú)法自外于�(chǎn)�(yè)整并的影響,同時(shí)自身的財(cái)�(wù)狀況也非十分健全,通常難以保證�(zhǎng)期的�(chǎn)能;因此,投入改變傳�(tǒng)架構(gòu)的客制化DRAM的新�(chǎn)品開(kāi)�(fā)似乎較為可行�
與終端產(chǎn)品應(yīng)用緊密結(jié)合 客制化DRAM�(shì)力抬�
利基型與�(biāo)�(zhǔn)型的差異是其客制化的程度較高,因而與終端�(chǎn)品的�(jié)合也更緊密。譬如,行動(dòng)型DRAM是按季議�(jià)接單制造,使得供給符合需求,生產(chǎn)行動(dòng)型DRAM的廠商就能夠�(chǎn)生利�(rùn)。受惠于智慧型手�(jī)�(yīng)用的拓展,單�(jī)搭載的行�(dòng)型DRAM位元量也隨之攀升,但是三大公司在行�(dòng)型DRAM的市�(chǎng)占有率接�100%,臺(tái)灣的DRAM廠商的影響力幾乎�(wú)足輕重�
�(wú)論是�(biāo)�(zhǔn)型或行動(dòng)型DRAM,很自然地成為寡占市�(chǎng)上少�(shù)決定的游戲。最明顯的例子是,三大公司可以在�(biāo)�(zhǔn)正式公布之前,就�(kāi)始試�(chǎn)與送樣,而且總能為他們所�(rèn)可的�(biāo)�(zhǔn)找到客戶,并提前在其�(chǎn)品上的使用做�(shè)�(jì)。即便如此,三大公司也認(rèn)知DRAM�(chǎn)�(yè)正逐漸走向客制化。換言之,DRAM廠商�(xiàn)在要與客戶共同開(kāi)�(fā),提供記憶體的解決方案。客制化的程度可以小到修改標(biāo)�(zhǔn)型DRAM某一�(gè)�(duì)特定�(yīng)用相�(duì)重要的時(shí)序參�(shù),大到使用矽穿孔(Through Silicon Via, TSV)的異�(zhì)晶片堆疊架構(gòu),打造新的利基型DRAM�
超越摩爾定律 廠商�(jìng)�3D DRAM技�(shù)
半導(dǎo)體產(chǎn)�(yè)在預(yù)期成�(zhǎng)趨緩、產(chǎn)能擴(kuò)充受限、制程微縮接近極限等考量之下,超越摩爾定律,讓元件朝垂直方向整合,就變成追求的目�(biāo)�
所謂的「三�(3D)整合」在形成多層的主�(dòng)元件�(shí)�(chǎn)生許多不同的方法,這里或許可以�(jiǎn)單地以制作順序區(qū)分為循序�(Sequential)與并行式(Parallel)兩種。前者意指上、下層主�(dòng)元件的形成是在同一晶片上循序漸�(jìn),層層累積;后者則意指上、下層主�(dòng)元件的形成是各屬不同晶片分別并行,片片堆疊。它們的差異可以用上、下層主�(dòng)元件的垂直距離加以區(qū)�--循序式三維整合的垂直距離小于1微米(μm),并行式三維整合的垂直距離通常大于10微米�
循序式三維整合是單晶同質(zhì)整合,因此追求裝填密度的提升若非唯一也會(huì)是它最大的訴求。并行式三維整合允許不同的制程與技�(shù)節(jié)�(diǎn)的晶片堆疊,可以將各自的�(yōu)�(diǎn)�(jié)合,也就是異�(zhì)整合。異�(zhì)整合依技�(shù)與設(shè)備到位的情況�(lái)看,由前段制程提供�(如晶圓代工廠)向后延伸,因?yàn)榭梢灾鲃?dòng)地開(kāi)�(fā)載具,比較容易獲得�(jìn)展。由后段制程提供�(如封裝測(cè)試廠)向前延伸,因?yàn)槠毡槿狈υO(shè)�(jì)能力,只能被�(dòng)地取得載具,因此需要較�(zhǎng)�(shí)間發(fā)展�
DRAM核心的記憶單元將�(chǔ)�
[@B].利基型3D DRAM典范—HMC[@C] .利基型3D DRAM典范—HMC
HMC是DRAM與邏輯晶片的異質(zhì)整合,以矽穿孔垂直連線,以微凸�(Micro Bump)接合,堆疊四或八顆做為資料儲(chǔ)存的DRAM晶片在一顆做為管理與介面的邏輯晶片之上。它的�(jìn)展是由美光主�(dǎo),如�2所示:首先藉著第一代原型產(chǎn)品的概念�(yàn)證,并且�2011�9月英特爾科技論壇(Intel Developer Forum)展示,引起廣泛的注意;之后成立聯(lián)盟共同發(fā)展,公布第二代量�(chǎn)�(chǎn)品的�(guī)格書(shū),開(kāi)始試�(chǎn)與送樣;然后再有聯(lián)盟成員的廠商配合以現(xiàn)有產(chǎn)品做系統(tǒng)呈現(xiàn)或未�(lái)�(chǎn)品做�(guī)�(huà)�
�2 DRAM晶片堆疊�(guò)�3年的�(fā)�
.標(biāo)�(zhǔn)型DRAM堆疊遇瓶�
�(biāo)�(zhǔn)型DRAM晶片堆疊,特別是第三代雙倍資料率記憶�(DDR3),從2010年開(kāi)始就有廠商陸�(xù)宣示已經(jīng)�(zhǔn)備就緒,但是�(jìn)展卻�(yuǎn)不如利基型DRAM�?biāo)臁F渲幸粋€(gè)原因,可能是�?yàn)�?duì)效能的提升通常與下世代�(chǎn)品預(yù)期相符,例如DDR3到DDR4。在成本、技�(shù)、產(chǎn)�(yè)鏈等考量下,客戶寧可等待下世代產(chǎn)品,也不愿冒�(xiǎn)使用。因此有些人�(rèn)為標(biāo)�(zhǔn)型DRAM晶片堆疊也許要在�(xiàn)在DDR世代�(jié)束之后才�(huì)�(kāi)始�
行動(dòng)型DRAM使用的一種寬輸出/�(Wide I/O)架構(gòu),系將四條獨(dú)立的128位元200Mbit/s通道置于單一晶片上,并可以透過(guò)并行式三維整合堆疊至多四顆晶片,提高記憶容量。固�(tài)技�(shù)�(xié)�(huì)(JEDEC)�2011�9�28日頒布MO-305�(chǎn)品輪廓,2012�1�5日頒布JESD229�(guī)格書(shū),確�(shí)將此一架構(gòu)與介面標(biāo)�(zhǔn)化,但在少數(shù)�(shí)際產(chǎn)品應(yīng)用卻出現(xiàn)�(wú)法與JEDEC�(biāo)�(zhǔn)相容的介面,如圖3所示。因?yàn)樵谙到y(tǒng)上異�(zhì)整合須要求DRAM晶片與邏輯晶片更密切的結(jié)合,前段的設(shè)�(jì)、制造與后段的封裝與�(cè)試技�(shù)變得�(huán)�(huán)相扣,這些需求其�(shí)都與客制化無(wú)異,�(biāo)�(zhǔn)化扮演的角色似乎也隨著DRAM�(chǎn)�(yè)整并而越�(lái)越弱�
�3 三星 Wide I/O DRAM與JEDEC�(guī)范的微凸塊分配的差異
DRAM的發(fā)展趨�(shì)--大頻寬、高能效
DRAM的發(fā)展可以從�(guò)去其資料傳輸?shù)募夥孱l寬,與傳輸每位元所需要的能源效率的改變觀�(�4)。隨著產(chǎn)品世代的更迭,DRAM為了符合效能需求提供更大的尖峰頻寬,同�(shí)也提高能源效率以維持功率中立(Power Neutrality)。行�(dòng)型DRAM的功率大�1�(W),繪圖型DRAM的功率大�4瓦,高效能計(jì)�(High-performance Computing, HPC)用DRAM的功率則�15瓦或更大。可以預(yù)期這�(gè)趨勢(shì)將繼�(xù),JEDEC商定中的Wide I/O 2與高頻寬記憶�(High Bandwidth Memory, HBM)基本上都在這�(gè)能源效率擠壓在小�5pJ/b的設(shè)�(jì)空間探索,使得傳�(tǒng)的DRAM架構(gòu)逐漸難以�(yīng)付�
�4 DRAM頻寬增加與能效提升趨�(shì)分析
只在意核心通量(Core Throughput)的設(shè)�(jì),會(huì)將輸�/入位元數(shù)與資料傳送率�(dāng)做折衷的參數(shù),輸�/入埠越寬或資料傳送率越高,都將增加功率消耗與晶片面積。為了維持功率中立,就要減少輸出/入電容、擺幅與資料�(zhuǎn)變,異質(zhì)整合的晶片堆疊就有這些益處�
另一方面,過(guò)�20年間DRAM核心陣列的傳播時(shí)延,受限于列線的RC�(shí)間常�(shù),平均每年只減少不到5%。圖5顯示W(wǎng)ide I/O DRAM的列周期�(shí)�(Row Cycle Time, tRC),相較于各�(gè)DDR世代,并未出�(xiàn)太大的改變。隨�(jī)列周期時(shí)間決定存取DRAM的潛�(Latency),是記憶體階層設(shè)�(jì)的重要參�(shù)�
�5 Wide I/O DRAM與不同DDR世代的列周期�(shí)間比�
處理器晶片內(nèi)嵌的最后一層快取記憶體(Last Level Cache, LLC),通常在記憶體階層的第二或第三層,與外置的做為主記憶體的DRAM,不論是延遲或容量,在比值上都有明顯的差�(�6)。換言之,大部分的資料被存放在速度很慢的主記憶體,這就是記憶墻(Memory Wall)的表征。近�(lái)處理器的核心�(shù)迅速增加,它們之間存在的鴻溝也越�(lái)越大�
�6 存在目前記憶體階層的延遲�(shí)間與�(chǔ)存容量鴻�
以英特爾(Intel)的處理器為例,在短短�3年內(nèi),其最大核心數(shù)�8上升�15,因此再插入一層以分立DRAM晶片做成的快取記憶體似乎可行。這�(gè)新的快取DRAM的延遲約�10�25奈秒(
(本文作者為工研院資通所技�(shù)組長(zhǎng))
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